芯片尺寸在接下来的几年将持续微缩，不过芯片制造商也面临许多挑战。在美国旧金山举行的国际固态电路会议(ISSCC)上，英特尔(Intel)资深院士、制程架构与整合总监Mark Bohr列出32奈米以下制程节点遭遇的五大障碍/挑战，也提出了有潜力的解决方案。 

1. 微影技术(patterning or lithography) 

　　问题：光学波长微缩的速度跟不上IC尺寸微缩的速度。 

　　目前的解决方案：「解析度增强(Resolution-enhancement)」技术，例如光学邻近校正(optical-proximity correction)、相移光罩(phase-shift)和浸润式微影(immersion lithography)等，在32nm节点得到了采用。除了这些增强技术，布线约束(layout restriction)，例如单向性(unidirectional)、栅格布线(gridded layout)和约束线(restricted line)，加上空间整合(space combination)等，也不得不逐渐被采用。 

　　未来的解决方案：双图案微影(Double-patterning)技术和运算微影(computational lithography)也是用以因应22nm甚至16nm制程的技术选项，直到深紫外光(EUV)微影的光波长缩减与解析度增强表现能达到水平。” 

2. 电晶体(transistor options) 

　　问题：由于闸极氧化层漏电(gate oxide leakage)问题，传统制程微缩早在21世纪初期就遭遇瓶颈。 

　　目前的解决方案：当传统微缩技术失效时，high-k电介质和金属闸极等方案，显著增强了MOSFET的密度、性能和功耗效率，并提供了持续的进展。 

　　未来的解决方案：基板工程学(Substrate engineering)让晶圆中的P通道迁移率得以增强，但对n通道元件可能无效。多闸极电晶体如FinFET、Tri-Gate和Gate-All-Around元件改善了静电(electrostatics)，也加深了亚阈值梯度(threshold slopes)，不过可能会遇到寄生电容、电阻问题。 

　　三五族(III-IV)通道材料如Insb、InGaAs和InAs有助于在低作业电压下提升开关速度，主要是因为迁移率提升，但在实际可行的CMOS解决方案问世前还是有很多挑战。 

3. 导线(interconnect) 

　　问题：需要新的方案来减缓电阻系数(resistivity)和其他问题。 

　　目前的解决方案：现有制程采用铜导线、low-k等技术让每一代导线缩小0.7倍。 

　　未来的解决方案：3D芯片堆叠和直通矽晶穿孔(through-silicon vias，TVS)等技术，提供了更高的芯片与芯片间导线密度；不过3D芯片堆叠的缺点是增加了采用TSV的制程成本，而由于芯片穿孔，矽晶面积会有所损失，也会遇到电源传递与散热挑战。 

　　如果能开发出具成本效益的方案，在矽技术中整合光子(photonics)技术，就能用光学导线来克服频宽瓶颈。在芯片间采用光学导线也许还很遥远，因为很难配合芯片尺寸来微缩光收发器和导线。 

4. 嵌入式内存 

　　问题：现今的设计需要优于SRAM的高密度内存。 

　　目前的解决方案：传统的6T SRAM内存单元已经应用在处理器等产品中采用。 

　　未来的解决方案：除了传统的DRAM、eDRAM和快闪内存之外，浮体单元(floating-body cell)、相变化(phase-change)内存和seek-and-scan probe内存，都能提供比6T SRAM更高的位元密度。但在不进行其他折衷的情况下，要在单晶圆逻辑制程上整合新的内存制程会比较困难。”  

5. 系统整合 

　　问题：仅透过简单采用更小的电晶体来制造更复杂的系统元件是不够的。 

　　目前的解决方案：新一代的处理器微缩技术能实现更佳功率效益、电源管理、并行处理、整合外围电路和SoC特性，产出多核、多功能产品。 

　　未来的解决方案：也许可以参考大自然的一些案例(例如人类的大脑)，来思考在电子世界实现更高度整合的最佳途径。 


(参考原文：Intel lists five challenges for IC scaling ，by Mark LaPedus)